Сортировать:
- по релевантности
- по дате
- по зарплате
от
80 000 Р
до
80 000 Р
... языке Verilog/VHDL; опыт работы c questasim/modelsim. Будет преимуществом: опыт моделирования в среде Matlab/Simulink; опыт применения System Generator/DSP builder; make, python, tcl, git/svn; UVM/VMM ...
19.08.2025; Источник: trudvsem.ru