Сортировать:
- по релевантности
- по дате
- по зарплате
от
90 000 Р
... под ПЛИС на языке VHDL/Verilog. Умение разрабатывать SDR приемников. Знание ЦОС: расчет FIR, CIC фильтров, интерполяторов/дециматоров, модуляция/демодуляция различных сигналов, помехоустойчивое ...
30.05.2024; Источник: trudvsem.ru